Intel y DARPA desarrollan chips ASIC estructurados seguros fabricados en EE. UU.

Intel y DARPA desarrollan chips ASIC estructurados seguros fabricados en EE. UU.

 

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Intel y la Agencia de Proyectos de Investigación Avanzada de Defensa de EE. UU. (DARPA) anunciaron hoy una asociación de tres años para avanzar en el desarrollo de plataformas estructuradas de circuitos integrados específicos de aplicaciones (ASIC) de fabricación nacional.

 Novedades: Intel y la Agencia de Proyectos de Investigación Avanzada de Defensa de EE. UU. (DARPA) anunciaron hoy una asociación de tres años para avanzar en el desarrollo de plataformas estructuradas de circuitos integrados específicos de aplicaciones (ASIC) de fabricación nacional. La asociación de hardware de matriz estructurada para aplicaciones realizadas automáticamente (SAHARA) permite el diseño de chips personalizados que incluyen tecnologías de contramedidas de seguridad de última generación. Una fuente nacional confiable y segura de semiconductores de vanguardia sigue siendo fundamental para los EE. UU.

 “Estamos combinando nuestra tecnología ASIC estructurada Intel® eASIC más avanzada con chipsets de interfaz de datos de última generación y protección de seguridad mejorada, y todo se está haciendo dentro de los EE. UU. de principio a fin. Esto permitirá a los desarrolladores de sistemas electrónicos comerciales y de defensa desarrollar e implementar rápidamente chips personalizados basados en el proceso avanzado de semiconductores de 10 nm de Intel”.
–José Roberto Alvarez, director sénior, Oficina de CTO, Grupo de soluciones programables de Intel

 Por qué es importante: como el único fabricante de semiconductores avanzados con sede en EE. UU., Intel promueve la seguridad de la cadena de suministro mediante el uso de instalaciones dentro de EE. UU. para fabricar, ensamblar y probar chips personalizados para la asociación SAHARA.

“Los ASIC estructurados tienen ventajas sobre los FPGA que se usan ampliamente en muchas aplicaciones del Departamento de Defensa. Al asociarse con Intel en el programa SAHARA, DARPA tiene como objetivo transformar las capacidades actuales y futuras en implementaciones ASIC estructuradas con un rendimiento significativamente mayor y un menor consumo de energía”, dijo Serge Leef, gerente de programa en la Oficina de Tecnología de Microsistemas de DARPA. “SAHARA tiene como objetivo acortar drásticamente el proceso de diseño de ASIC a través de la automatización al tiempo que agrega características de seguridad únicas para respaldar la fabricación del silicio resultante en entornos de confianza cero. Además, Intel establecerá capacidades de fabricación nacional para los ASIC estructurados en su proceso de 10nm”.

Cómo funciona: en colaboración con la Universidad de Florida, Texas A&M y la Universidad de Maryland, Intel desarrollará tecnologías de contramedidas de seguridad que mejorarán la protección de los datos y la propiedad intelectual contra la ingeniería inversa y la falsificación. Los equipos universitarios utilizarán una rigurosa verificación, validación y nuevas estrategias de ataque para probar la seguridad de estos chips. Las tecnologías de contramedidas de seguridad se integrarán en el flujo de diseño ASIC estructurado de Intel.

Intel utilizará su tecnología ASIC estructurada para desarrollar plataformas que aceleren significativamente el tiempo de desarrollo y reduzcan los costos de ingeniería en comparación con los ASIC tradicionales. Intel fabricará estos chips utilizando su tecnología de proceso de 10nm con la interconexión de matriz a matriz de bus de interfaz avanzada y la tecnología integrada de empaquetado de puente de interconexión de matriz múltiple para integrar múltiples matrices heterogéneas en un solo paquete.

Acerca de Intel eASIC: los dispositivos Intel® eASIC™ son ASIC estructurados, una tecnología intermedia entre las matrices de compuertas programables en campo (FPGA) y los ASIC de celda estándar. Estos dispositivos ofrecen un costo unitario más bajo y funcionan con menor potencia en comparación con los FPGA y brindan un tiempo de comercialización más rápido y un menor costo de ingeniería no recurrente en comparación con los ASIC de celda estándar.